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| -rw-r--r-- | cross/cross-binutils/PKGBUILD | 3 | ||||
| -rw-r--r-- | cross/cross-binutils/binutils-xtensa.patch | 28962 |
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diff --git a/cross/cross-binutils/PKGBUILD b/cross/cross-binutils/PKGBUILD index bab1bfb7f..059da535c 100644 --- a/cross/cross-binutils/PKGBUILD +++ b/cross/cross-binutils/PKGBUILD @@ -107,6 +107,7 @@ fi _pkgname=binutils pkgname=$_target-$_pkgname pkgver=2.27 +_pkgverpatch=$pkgver pkgrel=1 _commit=2870b1ba pkgdesc="A set of programs to assemble and manipulate binary and object files" @@ -120,7 +121,7 @@ checkdepends=('dejagnu' 'bc') options=('staticlibs' '!distcc' '!ccache') #source=(ftp://ftp.gnu.org/gnu/$_pkgname/$_pkgname-${pkgver}.tar.bz2{,.sig}) source=(git://sourceware.org/git/$_pkgname-gdb.git#commit=${_commit} - $_pkgname-xtensa.patch) + https://repo.parabola.nu/other/$_pkgname/$_pkgverpatch/$_pkgname-xtensa.patch) md5sums=('SKIP' 'd3c1408246493c42fc2b78508571f584') #validpgpkeys=('EAF1C276A747E9ED86210CBAC3126D3B4AE55E93') diff --git a/cross/cross-binutils/binutils-xtensa.patch b/cross/cross-binutils/binutils-xtensa.patch deleted file mode 100644 index 824677167..000000000 --- a/cross/cross-binutils/binutils-xtensa.patch +++ /dev/null @@ -1,28962 +0,0 @@ -From dbca73446265ce01b8e11462c3346b25953e3399 Mon Sep 17 00:00:00 2001 -From: Sujith Manoharan <c_manoha@qca.qualcomm.com> -Date: Mon, 7 Jan 2013 15:59:53 +0530 -Subject: [PATCH] binutils: AR9271/AR7010 config - -Signed-off-by: Sujith Manoharan <c_manoha@qca.qualcomm.com> ---- - bfd/xtensa-modules.c | 27121 +++++++++++++--------------------------------- - include/xtensa-config.h | 36 +- - 2 files changed, 7663 insertions(+), 19494 deletions(-) - -diff --git a/bfd/xtensa-modules.c b/bfd/xtensa-modules.c -index 3a79fcd..4704645 100644 ---- a/bfd/xtensa-modules.c -+++ b/bfd/xtensa-modules.c -@@ -29,14 +29,6 @@ static xtensa_sysreg_internal sysregs[] = { - { "LBEG", 0, 0 }, - { "LEND", 1, 0 }, - { "LCOUNT", 2, 0 }, -- { "BR", 4, 0 }, -- { "ACCLO", 16, 0 }, -- { "ACCHI", 17, 0 }, -- { "M0", 32, 0 }, -- { "M1", 33, 0 }, -- { "M2", 34, 0 }, -- { "M3", 35, 0 }, -- { "PTEVADDR", 83, 0 }, - { "MMID", 89, 0 }, - { "DDR", 104, 0 }, - { "176", 176, 0 }, -@@ -47,29 +39,21 @@ static xtensa_sysreg_internal sysregs[] = { - { "PRID", 235, 0 }, - { "ICOUNT", 236, 0 }, - { "CCOMPARE0", 240, 0 }, -- { "CCOMPARE1", 241, 0 }, -- { "CCOMPARE2", 242, 0 }, - { "VECBASE", 231, 0 }, - { "EPC1", 177, 0 }, - { "EPC2", 178, 0 }, - { "EPC3", 179, 0 }, - { "EPC4", 180, 0 }, - { "EPC5", 181, 0 }, -- { "EPC6", 182, 0 }, -- { "EPC7", 183, 0 }, - { "EXCSAVE1", 209, 0 }, - { "EXCSAVE2", 210, 0 }, - { "EXCSAVE3", 211, 0 }, - { "EXCSAVE4", 212, 0 }, - { "EXCSAVE5", 213, 0 }, -- { "EXCSAVE6", 214, 0 }, -- { "EXCSAVE7", 215, 0 }, - { "EPS2", 194, 0 }, - { "EPS3", 195, 0 }, - { "EPS4", 196, 0 }, - { "EPS5", 197, 0 }, -- { "EPS6", 198, 0 }, -- { "EPS7", 199, 0 }, - { "EXCCAUSE", 232, 0 }, - { "DEPC", 192, 0 }, - { "EXCVADDR", 238, 0 }, -@@ -80,8 +64,6 @@ static xtensa_sysreg_internal sysregs[] = { - { "PS", 230, 0 }, - { "MISC0", 244, 0 }, - { "MISC1", 245, 0 }, -- { "MISC2", 246, 0 }, -- { "MISC3", 247, 0 }, - { "INTENABLE", 228, 0 }, - { "DBREAKA0", 144, 0 }, - { "DBREAKC0", 160, 0 }, -@@ -92,19 +74,13 @@ static xtensa_sysreg_internal sysregs[] = { - { "IBREAKENABLE", 96, 0 }, - { "ICOUNTLEVEL", 237, 0 }, - { "DEBUGCAUSE", 233, 0 }, -- { "RASID", 90, 0 }, -- { "ITLBCFG", 91, 0 }, -- { "DTLBCFG", 92, 0 }, -- { "CPENABLE", 224, 0 }, - { "SCOMPARE1", 12, 0 }, -- { "THREADPTR", 231, 1 }, -- { "FCR", 232, 1 }, -- { "FSR", 233, 1 } -+ { "THREADPTR", 231, 1 } - }; - --#define NUM_SYSREGS 74 --#define MAX_SPECIAL_REG 247 --#define MAX_USER_REG 233 -+#define NUM_SYSREGS 50 -+#define MAX_SPECIAL_REG 245 -+#define MAX_USER_REG 231 - - - /* Processor states. */ -@@ -114,40 +90,33 @@ static xtensa_state_internal states[] = { - { "PC", 32, 0 }, - { "ICOUNT", 32, 0 }, - { "DDR", 32, 0 }, -- { "INTERRUPT", 32, 0 }, -+ { "INTERRUPT", 19, 0 }, - { "CCOUNT", 32, 0 }, - { "XTSYNC", 1, 0 }, -- { "VECBASE", 22, 0 }, -+ { "VECBASE", 21, 0 }, - { "EPC1", 32, 0 }, - { "EPC2", 32, 0 }, - { "EPC3", 32, 0 }, - { "EPC4", 32, 0 }, - { "EPC5", 32, 0 }, -- { "EPC6", 32, 0 }, -- { "EPC7", 32, 0 }, - { "EXCSAVE1", 32, 0 }, - { "EXCSAVE2", 32, 0 }, - { "EXCSAVE3", 32, 0 }, - { "EXCSAVE4", 32, 0 }, - { "EXCSAVE5", 32, 0 }, -- { "EXCSAVE6", 32, 0 }, -- { "EXCSAVE7", 32, 0 }, -- { "EPS2", 15, 0 }, -- { "EPS3", 15, 0 }, -- { "EPS4", 15, 0 }, -- { "EPS5", 15, 0 }, -- { "EPS6", 15, 0 }, -- { "EPS7", 15, 0 }, -+ { "EPS2", 13, 0 }, -+ { "EPS3", 13, 0 }, -+ { "EPS4", 13, 0 }, -+ { "EPS5", 13, 0 }, - { "EXCCAUSE", 6, 0 }, - { "PSINTLEVEL", 4, 0 }, - { "PSUM", 1, 0 }, - { "PSWOE", 1, 0 }, -- { "PSRING", 2, 0 }, - { "PSEXCM", 1, 0 }, - { "DEPC", 32, 0 }, - { "EXCVADDR", 32, 0 }, -- { "WindowBase", 4, 0 }, -- { "WindowStart", 16, 0 }, -+ { "WindowBase", 3, 0 }, -+ { "WindowStart", 8, 0 }, - { "PSCALLINC", 2, 0 }, - { "PSOWB", 4, 0 }, - { "LBEG", 32, 0 }, -@@ -158,11 +127,8 @@ static xtensa_state_internal states[] = { - { "LITBEN", 1, 0 }, - { "MISC0", 32, 0 }, - { "MISC1", 32, 0 }, -- { "MISC2", 32, 0 }, -- { "MISC3", 32, 0 }, -- { "ACC", 40, 0 }, - { "InOCDMode", 1, 0 }, -- { "INTENABLE", 32, 0 }, -+ { "INTENABLE", 19, 0 }, - { "DBREAKA0", 32, 0 }, - { "DBREAKC0", 8, 0 }, - { "DBREAKA1", 32, 0 }, -@@ -174,34 +140,10 @@ static xtensa_state_internal states[] = { - { "DEBUGCAUSE", 6, 0 }, - { "DBNUM", 4, 0 }, - { "CCOMPARE0", 32, 0 }, -- { "CCOMPARE1", 32, 0 }, -- { "CCOMPARE2", 32, 0 }, -- { "ASID3", 8, 0 }, -- { "ASID2", 8, 0 }, -- { "ASID1", 8, 0 }, -- { "INSTPGSZID4", 2, 0 }, -- { "DATAPGSZID4", 2, 0 }, -- { "PTBASE", 10, 0 }, -- { "CPENABLE", 1, 0 }, -- { "SCOMPARE1", 32, 0 }, -- { "RoundMode", 2, 0 }, -- { "InvalidEnable", 1, 0 }, -- { "DivZeroEnable", 1, 0 }, -- { "OverflowEnable", 1, 0 }, -- { "UnderflowEnable", 1, 0 }, -- { "InexactEnable", 1, 0 }, -- { "InvalidFlag", 1, 0 }, -- { "DivZeroFlag", 1, 0 }, -- { "OverflowFlag", 1, 0 }, -- { "UnderflowFlag", 1, 0 }, -- { "InexactFlag", 1, 0 }, -- { "FPreserved20", 20, 0 }, -- { "FPreserved20a", 20, 0 }, -- { "FPreserved5", 5, 0 }, -- { "FPreserved7", 7, 0 } --}; -- --#define NUM_STATES 89 -+ { "SCOMPARE1", 32, 0 } -+}; -+ -+#define NUM_STATES 55 - - /* Macros for xtensa_state numbers (for use in iclasses because the - state numbers are not available when the iclass table is generated). */ -@@ -219,82 +161,48 @@ static xtensa_state_internal states[] = { - #define STATE_EPC3 10 - #define STATE_EPC4 11 - #define STATE_EPC5 12 --#define STATE_EPC6 13 --#define STATE_EPC7 14 --#define STATE_EXCSAVE1 15 --#define STATE_EXCSAVE2 16 --#define STATE_EXCSAVE3 17 --#define STATE_EXCSAVE4 18 --#define STATE_EXCSAVE5 19 --#define STATE_EXCSAVE6 20 --#define STATE_EXCSAVE7 21 --#define STATE_EPS2 22 --#define STATE_EPS3 23 --#define STATE_EPS4 24 --#define STATE_EPS5 25 --#define STATE_EPS6 26 --#define STATE_EPS7 27 --#define STATE_EXCCAUSE 28 --#define STATE_PSINTLEVEL 29 --#define STATE_PSUM 30 --#define STATE_PSWOE 31 --#define STATE_PSRING 32 --#define STATE_PSEXCM 33 --#define STATE_DEPC 34 --#define STATE_EXCVADDR 35 --#define STATE_WindowBase 36 --#define STATE_WindowStart 37 --#define STATE_PSCALLINC 38 --#define STATE_PSOWB 39 --#define STATE_LBEG 40 --#define STATE_LEND 41 --#define STATE_SAR 42 --#define STATE_THREADPTR 43 --#define STATE_LITBADDR 44 --#define STATE_LITBEN 45 --#define STATE_MISC0 46 --#define STATE_MISC1 47 --#define STATE_MISC2 48 --#define STATE_MISC3 49 --#define STATE_ACC 50 --#define STATE_InOCDMode 51 --#define STATE_INTENABLE 52 --#define STATE_DBREAKA0 53 --#define STATE_DBREAKC0 54 --#define STATE_DBREAKA1 55 --#define STATE_DBREAKC1 56 --#define STATE_IBREAKA0 57 --#define STATE_IBREAKA1 58 --#define STATE_IBREAKENABLE 59 --#define STATE_ICOUNTLEVEL 60 --#define STATE_DEBUGCAUSE 61 --#define STATE_DBNUM 62 --#define STATE_CCOMPARE0 63 --#define STATE_CCOMPARE1 64 --#define STATE_CCOMPARE2 65 --#define STATE_ASID3 66 --#define STATE_ASID2 67 --#define STATE_ASID1 68 --#define STATE_INSTPGSZID4 69 --#define STATE_DATAPGSZID4 70 --#define STATE_PTBASE 71 --#define STATE_CPENABLE 72 --#define STATE_SCOMPARE1 73 --#define STATE_RoundMode 74 --#define STATE_InvalidEnable 75 --#define STATE_DivZeroEnable 76 --#define STATE_OverflowEnable 77 --#define STATE_UnderflowEnable 78 --#define STATE_InexactEnable 79 --#define STATE_InvalidFlag 80 --#define STATE_DivZeroFlag 81 --#define STATE_OverflowFlag 82 --#define STATE_UnderflowFlag 83 --#define STATE_InexactFlag 84 --#define STATE_FPreserved20 85 --#define STATE_FPreserved20a 86 --#define STATE_FPreserved5 87 --#define STATE_FPreserved7 88 -+#define STATE_EXCSAVE1 13 -+#define STATE_EXCSAVE2 14 -+#define STATE_EXCSAVE3 15 -+#define STATE_EXCSAVE4 16 -+#define STATE_EXCSAVE5 17 -+#define STATE_EPS2 18 -+#define STATE_EPS3 19 -+#define STATE_EPS4 20 -+#define STATE_EPS5 21 -+#define STATE_EXCCAUSE 22 -+#define STATE_PSINTLEVEL 23 -+#define STATE_PSUM 24 -+#define STATE_PSWOE 25 -+#define STATE_PSEXCM 26 -+#define STATE_DEPC 27 -+#define STATE_EXCVADDR 28 -+#define STATE_WindowBase 29 -+#define STATE_WindowStart 30 -+#define STATE_PSCALLINC 31 -+#define STATE_PSOWB 32 -+#define STATE_LBEG 33 -+#define STATE_LEND 34 -+#define STATE_SAR 35 -+#define STATE_THREADPTR 36 -+#define STATE_LITBADDR 37 -+#define STATE_LITBEN 38 -+#define STATE_MISC0 39 -+#define STATE_MISC1 40 -+#define STATE_InOCDMode 41 -+#define STATE_INTENABLE 42 -+#define STATE_DBREAKA0 43 -+#define STATE_DBREAKC0 44 -+#define STATE_DBREAKA1 45 -+#define STATE_DBREAKC1 46 -+#define STATE_IBREAKA0 47 -+#define STATE_IBREAKA1 48 -+#define STATE_IBREAKENABLE 49 -+#define STATE_ICOUNTLEVEL 50 -+#define STATE_DEBUGCAUSE 51 -+#define STATE_DBNUM 52 -+#define STATE_CCOMPARE0 53 -+#define STATE_SCOMPARE1 54 - - - /* Field definitions. */ -@@ -303,7 +211,7 @@ static unsigned - Field_t_Slot_inst_get (const xtensa_insnbuf insn) - { - unsigned tie_t = 0; -- tie_t = (tie_t << 4) | ((insn[0] << 24) >> 28); -+ tie_t = (tie_t << 4) | ((insn[0] << 12) >> 28); - return tie_t; - } - -@@ -312,14 +220,14 @@ Field_t_Slot_inst_set (xtensa_insnbuf insn, uint32 val) - { - uint32 tie_t; - tie_t = (val << 28) >> 28; -- insn[0] = (insn[0] & ~0xf0) | (tie_t << 4); -+ insn[0] = (insn[0] & ~0xf0000) | (tie_t << 16); - } - - static unsigned - Field_t_Slot_inst16a_get (const xtensa_insnbuf insn) - { - unsigned tie_t = 0; -- tie_t = (tie_t << 4) | ((insn[0] << 24) >> 28); -+ tie_t = (tie_t << 4) | ((insn[0] << 20) >> 28); - return tie_t; - } - -@@ -328,14 +236,14 @@ Field_t_Slot_inst16a_set (xtensa_insnbuf insn, uint32 val) - { - uint32 tie_t; - tie_t = (val << 28) >> 28; -- insn[0] = (insn[0] & ~0xf0) | (tie_t << 4); -+ insn[0] = (insn[0] & ~0xf00) | (tie_t << 8); - } - - static unsigned - Field_t_Slot_inst16b_get (const xtensa_insnbuf insn) - { - unsigned tie_t = 0; -- tie_t = (tie_t << 4) | ((insn[0] << 24) >> 28); -+ tie_t = (tie_t << 4) | ((insn[0] << 20) >> 28); - return tie_t; - } - -@@ -344,20491 +252,8868 @@ Field_t_Slot_inst16b_set (xtensa_insnbuf insn, uint32 val) - { - uint32 tie_t; - tie_t = (val << 28) >> 28; -- insn[0] = (insn[0] & ~0xf0) | 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(xtensa_insnbuf insn, uint32 val) -+Field_xt_wbr15_imm_Slot_inst_set (xtensa_insnbuf insn, uint32 val) - { - uint32 tie_t; -- tie_t = (val << 28) >> 28; -- insn[0] = (insn[0] & ~0xf0) | (tie_t << 4); -- tie_t = (val << 27) >> 31; -- insn[0] = (insn[0] & ~0x10000) | (tie_t << 16); -+ tie_t = (val << 17) >> 17; -+ insn[0] = (insn[0] & ~0xfffe00) | (tie_t << 9); - } - - static unsigned --Field_sargt_Slot_xt_flix64_slot1_get (const xtensa_insnbuf insn) -+Field_xt_wbr18_imm_Slot_inst_get (const xtensa_insnbuf insn) - { - unsigned tie_t = 0; -- tie_t = (tie_t << 5) | ((insn[0] << 19) >> 27); -+ tie_t = (tie_t << 18) | ((insn[0] << 8) >> 14); - return tie_t; - } - - static void --Field_sargt_Slot_xt_flix64_slot1_set (xtensa_insnbuf insn, uint32 val) -+Field_xt_wbr18_imm_Slot_inst_set (xtensa_insnbuf insn, uint32 val) - { - uint32 tie_t; -- tie_t = (val << 27) >> 27; -- insn[0] = (insn[0] & ~0x1f00) | (tie_t << 8); -+ tie_t = (val << 14) >> 14; -+ insn[0] = (insn[0] & ~0xffffc0) | (tie_t << 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Operand_lsi4x4_decode, -+ 0, 0 }, -+ { "simm7", 34, -1, 0, -+ 0, -+ Operand_simm7_encode, Operand_simm7_decode, -+ 0, 0 }, -+ { "uimm6", 33, -1, 0, -+ XTENSA_OPERAND_IS_PCRELATIVE, -+ Operand_uimm6_encode, Operand_uimm6_decode, -+ Operand_uimm6_ator, Operand_uimm6_rtoa }, -+ { "ai4const", 0, -1, 0, -+ 0, -+ Operand_ai4const_encode, Operand_ai4const_decode, -+ 0, 0 }, -+ { "b4const", 14, -1, 0, -+ 0, -+ Operand_b4const_encode, Operand_b4const_decode, -+ 0, 0 }, -+ { "b4constu", 14, -1, 0, -+ 0, -+ Operand_b4constu_encode, Operand_b4constu_decode, -+ 0, 0 }, -+ { "uimm8", 4, -1, 0, -+ 0, -+ Operand_uimm8_encode, Operand_uimm8_decode, -+ 0, 0 }, -+ { "uimm8x2", 4, -1, 0, -+ 0, -+ Operand_uimm8x2_encode, Operand_uimm8x2_decode, -+ 0, 0 }, -+ { "uimm8x4", 4, -1, 0, -+ 0, -+ Operand_uimm8x4_encode, Operand_uimm8x4_decode, -+ 0, 0 }, -+ { "uimm4x16", 13, -1, 0, -+ 0, -+ Operand_uimm4x16_encode, Operand_uimm4x16_decode, -+ 0, 0 }, -+ { "simm8", 4, -1, 0, -+ 0, -+ Operand_simm8_encode, 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XTENSA_OPCODE_IS_BRANCH, -- Opcode_bltz_w18_encode_fns, 0, 0 }, -- { "beqi.w18", 351 /* xt_iclass_wb18_1 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_beqi_w18_encode_fns, 0, 0 }, -- { "bnei.w18", 351 /* xt_iclass_wb18_1 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bnei_w18_encode_fns, 0, 0 }, -- { "bgei.w18", 351 /* xt_iclass_wb18_1 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bgei_w18_encode_fns, 0, 0 }, -- { "blti.w18", 351 /* xt_iclass_wb18_1 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_blti_w18_encode_fns, 0, 0 }, -- { "bgeui.w18", 352 /* xt_iclass_wb18_2 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bgeui_w18_encode_fns, 0, 0 }, -- { "bltui.w18", 352 /* xt_iclass_wb18_2 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bltui_w18_encode_fns, 0, 0 }, -- { "bbci.w18", 353 /* xt_iclass_wb18_3 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bbci_w18_encode_fns, 0, 0 }, -- { "bbsi.w18", 353 /* xt_iclass_wb18_3 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bbsi_w18_encode_fns, 0, 0 }, -- { "beq.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_beq_w18_encode_fns, 0, 0 }, -- { "bne.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bne_w18_encode_fns, 0, 0 }, -- { "bge.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bge_w18_encode_fns, 0, 0 }, -- { "blt.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_blt_w18_encode_fns, 0, 0 }, -- { "bgeu.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bgeu_w18_encode_fns, 0, 0 }, -- { "bltu.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bltu_w18_encode_fns, 0, 0 }, -- { "bany.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bany_w18_encode_fns, 0, 0 }, -- { "bnone.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bnone_w18_encode_fns, 0, 0 }, -- { "ball.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_ball_w18_encode_fns, 0, 0 }, -- { "bnall.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bnall_w18_encode_fns, 0, 0 }, -- { "bbc.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bbc_w18_encode_fns, 0, 0 }, -- { "bbs.w18", 354 /* xt_iclass_wb18_4 */, -- XTENSA_OPCODE_IS_BRANCH, -- Opcode_bbs_w18_encode_fns, 0, 0 } --}; -- -- --/* Slot-specific opcode decode functions. */ -- --static int --Slot_inst_decode (const xtensa_insnbuf insn) --{ -- switch (Field_op0_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_r_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_m_Slot_inst_get (insn)) -- { -- case 0: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_n_Slot_inst_get (insn) == 0) -- return 79; /* ill */ -- break; -- case 2: -- switch (Field_n_Slot_inst_get (insn)) -- { -- case 0: -- return 98; /* ret */ -- case 1: -- return 14; /* retw */ -- case 2: -- return 81; /* jx */ -- } -- break; -- case 3: -- switch (Field_n_Slot_inst_get (insn)) -- { -- case 0: -- return 77; /* callx0 */ -- case 1: -- return 10; /* callx4 */ -- case 2: -- return 9; /* callx8 */ -- case 3: -- return 8; /* callx12 */ -- } -- break; -- } -- break; -- case 1: -- return 12; /* movsp */ -- case 2: -- if (Field_s_Slot_inst_get (insn) == 0) -- { -- switch (Field_t_Slot_inst_get (insn)) -- { -- case 0: -- return 116; /* isync */ -- case 1: -- return 117; /* rsync */ -- case 2: -- return 118; /* esync */ -- case 3: -- return 119; /* dsync */ -- case 8: -- return 0; /* excw */ -- case 12: -- return 114; /* memw */ -- case 13: -- return 115; /* extw */ -- case 15: -- return 97; /* nop */ -- } -- } -- break; -- case 3: -- switch (Field_t_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_s_Slot_inst_get (insn)) -- { -- case 0: -- return 1; /* rfe */ -- case 2: -- return 2; /* rfde */ -- case 4: -- return 16; /* rfwo */ -- case 5: -- return 17; /* rfwu */ -- } -- break; -- case 1: -- return 316; /* rfi */ -- } -- break; -- case 4: -- return 324; /* break */ -- case 5: -- switch (Field_s_Slot_inst_get (insn)) -- { -- case 0: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 3; /* syscall */ -- break; -- case 1: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 4; /* simcall */ -- break; -- } -- break; -- case 6: -- return 120; /* rsil */ -- case 7: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 317; /* waiti */ -- break; -- case 8: -- return 367; /* any4 */ -- case 9: -- return 368; /* all4 */ -- case 10: -- return 369; /* any8 */ -- case 11: -- return 370; /* all8 */ -- } -- break; -- case 1: -- return 49; /* and */ -- case 2: -- return 50; /* or */ -- case 3: -- return 51; /* xor */ -- case 4: -- switch (Field_r_Slot_inst_get (insn)) -- { -- case 0: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 102; /* ssr */ -- break; -- case 1: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 103; /* ssl */ -- break; -- case 2: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 104; /* ssa8l */ -- break; -- case 3: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 105; /* ssa8b */ -- break; -- case 4: -- if (Field_thi3_Slot_inst_get (insn) == 0) -- return 106; /* ssai */ -- break; -- case 8: -- if (Field_s_Slot_inst_get (insn) == 0) -- return 13; /* rotw */ -- break; -- case 14: -- return 448; /* nsa */ -- case 15: -- return 449; /* nsau */ -- } -- break; -- case 5: -- switch (Field_r_Slot_inst_get (insn)) -- { -- case 1: -- return 438; /* hwwitlba */ -- case 3: -- return 434; /* ritlb0 */ -- case 4: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 432; /* iitlb */ -- break; -- case 5: -- return 433; /* pitlb */ -- case 6: -- return 436; /* witlb */ -- case 7: -- return 435; /* ritlb1 */ -- case 9: -- return 439; /* hwwdtlba */ -- case 11: -- return 429; /* rdtlb0 */ -- case 12: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 427; /* idtlb */ -- break; -- case 13: -- return 428; /* pdtlb */ -- case 14: -- return 431; /* wdtlb */ -- case 15: -- return 430; /* rdtlb1 */ -- } -- break; -- case 6: -- switch (Field_s_Slot_inst_get (insn)) -- { -- case 0: -- return 95; /* neg */ -- case 1: -- return 96; /* abs */ -- } -- break; -- case 8: -- return 41; /* add */ -- case 9: -- return 43; /* addx2 */ -- case 10: -- return 44; /* addx4 */ -- case 11: -- return 45; /* addx8 */ -- case 12: -- return 42; /* sub */ -- case 13: -- return 46; /* subx2 */ -- case 14: -- return 47; /* subx4 */ -- case 15: -- return 48; /* subx8 */ -- } -- break; -- case 1: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- case 1: -- return 111; /* slli */ -- case 2: -- case 3: -- return 112; /* srai */ -- case 4: -- return 113; /* srli */ -- case 6: -- switch (Field_sr_Slot_inst_get (insn)) -- { -- case 0: -- return 129; /* xsr.lbeg */ -- case 1: -- return 123; /* xsr.lend */ -- case 2: -- return 126; /* xsr.lcount */ -- case 3: -- return 132; /* xsr.sar */ -- case 4: -- return 377; /* xsr.br */ -- case 5: -- return 135; /* xsr.litbase */ -- case 12: -- return 456; /* xsr.scompare1 */ -- case 16: -- return 312; /* xsr.acclo */ -- case 17: -- return 315; /* xsr.acchi */ -- case 32: -- return 300; /* xsr.m0 */ -- case 33: -- return 303; /* xsr.m1 */ -- case 34: -- return 306; /* xsr.m2 */ -- case 35: -- return 309; /* xsr.m3 */ -- case 72: -- return 22; /* xsr.windowbase */ -- case 73: -- return 25; /* xsr.windowstart */ -- case 83: -- return 417; /* xsr.ptevaddr */ -- case 90: -- return 420; /* xsr.rasid */ -- case 91: -- return 423; /* xsr.itlbcfg */ -- case 92: -- return 426; /* xsr.dtlbcfg */ -- case 96: -- return 346; /* xsr.ibreakenable */ -- case 104: -- return 358; /* xsr.ddr */ -- case 128: -- return 340; /* xsr.ibreaka0 */ -- case 129: -- return 343; /* xsr.ibreaka1 */ -- case 144: -- return 328; /* xsr.dbreaka0 */ -- case 145: -- return 334; /* xsr.dbreaka1 */ -- case 160: -- return 331; /* xsr.dbreakc0 */ -- case 161: -- return 337; /* xsr.dbreakc1 */ -- case 177: -- return 143; /* xsr.epc1 */ -- case 178: -- return 149; /* xsr.epc2 */ -- case 179: -- return 155; /* xsr.epc3 */ -- case 180: -- return 161; /* xsr.epc4 */ -- case 181: -- return 167; /* xsr.epc5 */ -- case 182: -- return 173; /* xsr.epc6 */ -- case 183: -- return 179; /* xsr.epc7 */ -- case 192: -- return 206; /* xsr.depc */ -- case 194: -- return 185; /* xsr.eps2 */ -- case 195: -- return 188; /* xsr.eps3 */ -- case 196: -- return 191; /* xsr.eps4 */ -- case 197: -- return 194; /* xsr.eps5 */ -- case 198: -- return 197; /* xsr.eps6 */ -- case 199: -- return 200; /* xsr.eps7 */ -- case 209: -- return 146; /* xsr.excsave1 */ -- case 210: -- return 152; /* xsr.excsave2 */ -- case 211: -- return 158; /* xsr.excsave3 */ -- case 212: -- return 164; /* xsr.excsave4 */ -- case 213: -- return 170; /* xsr.excsave5 */ -- case 214: -- return 176; /* xsr.excsave6 */ -- case 215: -- return 182; /* xsr.excsave7 */ -- case 224: -- return 442; /* xsr.cpenable */ -- case 228: -- return 323; /* xsr.intenable */ -- case 230: -- return 140; /* xsr.ps */ -- case 231: -- return 225; /* xsr.vecbase */ -- case 232: -- return 209; /* xsr.exccause */ -- case 233: -- return 349; /* xsr.debugcause */ -- case 234: -- return 380; /* xsr.ccount */ -- case 236: -- return 352; /* xsr.icount */ -- case 237: -- return 355; /* xsr.icountlevel */ -- case 238: -- return 203; /* xsr.excvaddr */ -- case 240: -- return 383; /* xsr.ccompare0 */ -- case 241: -- return 386; /* xsr.ccompare1 */ -- case 242: -- return 389; /* xsr.ccompare2 */ -- case 244: -- return 212; /* xsr.misc0 */ -- case 245: -- return 215; /* xsr.misc1 */ -- case 246: -- return 218; /* xsr.misc2 */ -- case 247: -- return 221; /* xsr.misc3 */ -- } -- break; -- case 8: -- return 108; /* src */ -- case 9: -- if (Field_s_Slot_inst_get (insn) == 0) -- return 109; /* srl */ -- break; -- case 10: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 107; /* sll */ -- break; -- case 11: -- if (Field_s_Slot_inst_get (insn) == 0) -- return 110; /* sra */ -- break; -- case 12: -- return 296; /* mul16u */ -- case 13: -- return 297; /* mul16s */ -- case 15: -- switch (Field_r_Slot_inst_get (insn)) -- { -- case 0: -- return 396; /* lict */ -- case 1: -- return 398; /* sict */ -- case 2: -- return 397; /* licw */ -- case 3: -- return 399; /* sicw */ -- case 8: -- return 414; /* ldct */ -- case 9: -- return 413; /* sdct */ -- case 14: -- if (Field_t_Slot_inst_get (insn) == 0) -- return 359; /* rfdo */ -- if (Field_t_Slot_inst_get (insn) == 1) -- return 360; /* rfdd */ -- break; -- case 15: -- return 437; /* ldpte */ -- } -- break; -- } -- break; -- case 2: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- return 362; /* andb */ -- case 1: -- return 363; /* andbc */ -- case 2: -- return 364; /* orb */ -- case 3: -- return 365; /* orbc */ -- case 4: -- return 366; /* xorb */ -- case 8: -- return 461; /* mull */ -- case 10: -- return 462; /* muluh */ -- case 11: -- return 463; /* mulsh */ -- case 12: -- return 457; /* quou */ -- case 13: -- return 458; /* quos */ -- case 14: -- return 459; /* remu */ -- case 15: -- return 460; /* rems */ -- } -- break; -- case 3: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_sr_Slot_inst_get (insn)) -- { -- case 0: -- return 127; /* rsr.lbeg */ -- case 1: -- return 121; /* rsr.lend */ -- case 2: -- return 124; /* rsr.lcount */ -- case 3: -- return 130; /* rsr.sar */ -- case 4: -- return 375; /* rsr.br */ -- case 5: -- return 133; /* rsr.litbase */ -- case 12: -- return 454; /* rsr.scompare1 */ -- case 16: -- return 310; /* rsr.acclo */ -- case 17: -- return 313; /* rsr.acchi */ -- case 32: -- return 298; /* rsr.m0 */ -- case 33: -- return 301; /* rsr.m1 */ -- case 34: -- return 304; /* rsr.m2 */ -- case 35: -- return 307; /* rsr.m3 */ -- case 72: -- return 20; /* rsr.windowbase */ -- case 73: -- return 23; /* rsr.windowstart */ -- case 83: -- return 416; /* rsr.ptevaddr */ -- case 90: -- return 418; /* rsr.rasid */ -- case 91: -- return 421; /* rsr.itlbcfg */ -- case 92: -- return 424; /* rsr.dtlbcfg */ -- case 96: -- return 344; /* rsr.ibreakenable */ -- case 104: -- return 356; /* rsr.ddr */ -- case 128: -- return 338; /* rsr.ibreaka0 */ -- case 129: -- return 341; /* rsr.ibreaka1 */ -- case 144: -- return 326; /* rsr.dbreaka0 */ -- case 145: -- return 332; /* rsr.dbreaka1 */ -- case 160: -- return 329; /* rsr.dbreakc0 */ -- case 161: -- return 335; /* rsr.dbreakc1 */ -- case 176: -- return 136; /* rsr.176 */ -- case 177: -- return 141; /* rsr.epc1 */ -- case 178: -- return 147; /* rsr.epc2 */ -- case 179: -- return 153; /* rsr.epc3 */ -- case 180: -- return 159; /* rsr.epc4 */ -- case 181: -- return 165; /* rsr.epc5 */ -- case 182: -- return 171; /* rsr.epc6 */ -- case 183: -- return 177; /* rsr.epc7 */ -- case 192: -- return 204; /* rsr.depc */ -- case 194: -- return 183; /* rsr.eps2 */ -- case 195: -- return 186; /* rsr.eps3 */ -- case 196: -- return 189; /* rsr.eps4 */ -- case 197: -- return 192; /* rsr.eps5 */ -- case 198: -- return 195; /* rsr.eps6 */ -- case 199: -- return 198; /* rsr.eps7 */ -- case 208: -- return 137; /* rsr.208 */ -- case 209: -- return 144; /* rsr.excsave1 */ -- case 210: -- return 150; /* rsr.excsave2 */ -- case 211: -- return 156; /* rsr.excsave3 */ -- case 212: -- return 162; /* rsr.excsave4 */ -- case 213: -- return 168; /* rsr.excsave5 */ -- case 214: -- return 174; /* rsr.excsave6 */ -- case 215: -- return 180; /* rsr.excsave7 */ -- case 224: -- return 440; /* rsr.cpenable */ -- case 226: -- return 318; /* rsr.interrupt */ -- case 228: -- return 321; /* rsr.intenable */ -- case 230: -- return 138; /* rsr.ps */ -- case 231: -- return 223; /* rsr.vecbase */ -- case 232: -- return 207; /* rsr.exccause */ -- case 233: -- return 347; /* rsr.debugcause */ -- case 234: -- return 378; /* rsr.ccount */ -- case 235: -- return 222; /* rsr.prid */ -- case 236: -- return 350; /* rsr.icount */ -- case 237: -- return 353; /* rsr.icountlevel */ -- case 238: -- return 201; /* rsr.excvaddr */ -- case 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wsr.icount */ -- case 237: -- return 354; /* wsr.icountlevel */ -- case 238: -- return 202; /* wsr.excvaddr */ -- case 240: -- return 382; /* wsr.ccompare0 */ -- case 241: -- return 385; /* wsr.ccompare1 */ -- case 242: -- return 388; /* wsr.ccompare2 */ -- case 244: -- return 211; /* wsr.misc0 */ -- case 245: -- return 214; /* wsr.misc1 */ -- case 246: -- return 217; /* wsr.misc2 */ -- case 247: -- return 220; /* wsr.misc3 */ -- } -- break; -- case 2: -- return 450; /* sext */ -- case 3: -- return 443; /* clamps */ -- case 4: -- return 444; /* min */ -- case 5: -- return 445; /* max */ -- case 6: -- return 446; /* minu */ -- case 7: -- return 447; /* maxu */ -- case 8: -- return 91; /* moveqz */ -- case 9: -- return 92; /* movnez */ -- case 10: -- return 93; /* movltz */ -- case 11: -- return 94; /* movgez */ -- case 12: -- return 373; /* movf */ -- case 13: -- return 374; /* movt */ -- case 14: -- switch (Field_st_Slot_inst_get (insn)) -- { -- case 231: -- return 37; /* rur.threadptr */ -- case 232: -- return 464; /* rur.fcr */ -- case 233: -- return 466; /* rur.fsr */ -- } -- break; -- case 15: -- switch (Field_sr_Slot_inst_get (insn)) -- { -- case 231: -- return 38; /* wur.threadptr */ -- case 232: -- return 465; /* wur.fcr */ -- case 233: -- return 467; /* wur.fsr */ -- } -- break; -- } -- break; -- case 4: -- case 5: -- return 78; /* extui */ -- case 8: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- return 500; /* lsx */ -- case 1: -- return 501; /* lsxu */ -- case 4: -- return 504; /* ssx */ -- case 5: -- return 505; /* ssxu */ -- } -- break; -- case 9: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- return 18; /* l32e */ -- case 4: -- return 19; /* s32e */ -- } -- break; -- case 10: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- return 468; /* add.s */ -- case 1: -- return 469; /* sub.s */ -- case 2: -- return 470; /* mul.s */ -- case 4: -- return 471; /* madd.s */ -- case 5: -- return 472; /* msub.s */ -- case 8: -- return 491; /* round.s */ -- case 9: -- return 494; /* trunc.s */ -- case 10: -- return 493; /* floor.s */ -- case 11: -- return 492; /* ceil.s */ -- case 12: -- return 489; /* float.s */ -- case 13: -- return 490; /* ufloat.s */ -- case 14: -- return 495; /* utrunc.s */ -- case 15: -- switch (Field_t_Slot_inst_get (insn)) -- { -- case 0: -- return 480; /* mov.s */ -- case 1: -- return 479; /* abs.s */ -- case 4: -- return 496; /* rfr */ -- case 5: -- return 497; /* wfr */ -- case 6: -- return 481; /* neg.s */ -- } -- break; -- } -- break; -- case 11: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 1: -- return 482; /* un.s */ -- case 2: -- return 483; /* oeq.s */ -- case 3: -- return 484; /* ueq.s */ -- case 4: -- return 485; /* olt.s */ -- case 5: -- return 486; /* ult.s */ -- case 6: -- return 487; /* ole.s */ -- case 7: -- return 488; /* ule.s */ -- case 8: -- return 475; /* moveqz.s */ -- case 9: -- return 476; /* movnez.s */ -- case 10: -- return 477; /* movltz.s */ -- case 11: -- return 478; /* movgez.s */ -- case 12: -- return 473; /* movf.s */ -- case 13: -- return 474; /* movt.s */ -- } -- break; -- } -- break; -- case 1: -- return 85; /* l32r */ -- case 2: -- switch (Field_r_Slot_inst_get (insn)) -- { -- case 0: -- return 86; /* l8ui */ -- case 1: -- return 82; /* l16ui */ -- case 2: -- return 84; /* l32i */ -- case 4: -- return 101; /* s8i */ -- case 5: -- return 99; /* s16i */ -- case 6: -- return 100; /* s32i */ -- case 7: -- switch (Field_t_Slot_inst_get (insn)) -- { -- case 0: -- return 406; /* dpfr */ -- case 1: -- return 407; /* dpfw */ -- case 2: -- return 408; /* dpfro */ -- case 3: -- return 409; /* dpfwo */ -- case 4: -- return 400; /* dhwb */ -- case 5: -- return 401; /* dhwbi */ -- case 6: -- return 404; /* dhi */ -- case 7: -- return 405; /* dii */ -- case 8: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 0: -- return 410; /* dpfl */ -- case 2: -- return 411; /* dhu */ -- case 3: -- return 412; /* diu */ -- case 4: -- return 402; /* diwb */ -- case 5: -- return 403; /* diwbi */ -- } -- break; -- case 12: -- return 390; /* ipf */ -- case 13: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 0: -- return 392; /* ipfl */ -- case 2: -- return 393; /* ihu */ -- case 3: -- return 394; /* iiu */ -- } -- break; -- case 14: -- return 391; /* ihi */ -- case 15: -- return 395; /* iii */ -- } -- break; -- case 9: -- return 83; /* l16si */ -- case 10: -- return 90; /* movi */ -- case 11: -- return 451; /* l32ai */ -- case 12: -- return 39; /* addi */ -- case 13: -- return 40; /* addmi */ -- case 14: -- return 453; /* s32c1i */ -- case 15: -- return 452; /* s32ri */ -- } -- break; -- case 3: -- switch (Field_r_Slot_inst_get (insn)) -- { -- case 0: -- return 498; /* lsi */ -- case 4: -- return 502; /* ssi */ -- case 8: -- return 499; /* lsiu */ -- case 12: -- return 503; /* ssiu */ -- } -- break; -- case 4: -- switch (Field_op2_Slot_inst_get (insn)) -- { -- case 0: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 8: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 287; /* mula.dd.ll.ldinc */ -- break; -- case 9: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 289; /* mula.dd.hl.ldinc */ -- break; -- case 10: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 291; /* mula.dd.lh.ldinc */ -- break; -- case 11: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 293; /* mula.dd.hh.ldinc */ -- break; -- } -- break; -- case 1: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 8: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 286; /* mula.dd.ll.lddec */ -- break; -- case 9: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 288; /* mula.dd.hl.lddec */ -- break; -- case 10: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 290; /* mula.dd.lh.lddec */ -- break; -- case 11: -- if (Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 292; /* mula.dd.hh.lddec */ -- break; -- } -- break; -- case 2: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 4: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 242; /* mul.dd.ll */ -- break; -- case 5: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 243; /* mul.dd.hl */ -- break; -- case 6: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 244; /* mul.dd.lh */ -- break; -- case 7: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 245; /* mul.dd.hh */ -- break; -- case 8: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 270; /* mula.dd.ll */ -- break; -- case 9: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 271; /* mula.dd.hl */ -- break; -- case 10: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 272; /* mula.dd.lh */ -- break; -- case 11: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 273; /* mula.dd.hh */ -- break; -- case 12: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 274; /* muls.dd.ll */ -- break; -- case 13: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 275; /* muls.dd.hl */ -- break; -- case 14: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 276; /* muls.dd.lh */ -- break; -- case 15: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 277; /* muls.dd.hh */ -- break; -- } -- break; -- case 3: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 4: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 234; /* mul.ad.ll */ -- break; -- case 5: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 235; /* mul.ad.hl */ -- break; -- case 6: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 236; /* mul.ad.lh */ -- break; -- case 7: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 237; /* mul.ad.hh */ -- break; -- case 8: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 254; /* mula.ad.ll */ -- break; -- case 9: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 255; /* mula.ad.hl */ -- break; -- case 10: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 256; /* mula.ad.lh */ -- break; -- case 11: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 257; /* mula.ad.hh */ -- break; -- case 12: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 258; /* muls.ad.ll */ -- break; -- case 13: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 259; /* muls.ad.hl */ -- break; -- case 14: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 260; /* muls.ad.lh */ -- break; -- case 15: -- if (Field_r_Slot_inst_get (insn) == 0 && -- Field_t3_Slot_inst_get (insn) == 0 && -- Field_tlo_Slot_inst_get (insn) == 0) -- return 261; /* muls.ad.hh */ -- break; -- } -- break; -- case 4: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 8: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 279; /* mula.da.ll.ldinc */ -- break; -- case 9: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 281; /* mula.da.hl.ldinc */ -- break; -- case 10: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 283; /* mula.da.lh.ldinc */ -- break; -- case 11: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 285; /* mula.da.hh.ldinc */ -- break; -- } -- break; -- case 5: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 8: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 278; /* mula.da.ll.lddec */ -- break; -- case 9: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 280; /* mula.da.hl.lddec */ -- break; -- case 10: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 282; /* mula.da.lh.lddec */ -- break; -- case 11: -- if (Field_r3_Slot_inst_get (insn) == 0) -- return 284; /* mula.da.hh.lddec */ -- break; -- } -- break; -- case 6: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 4: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 238; /* mul.da.ll */ -- break; -- case 5: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 239; /* mul.da.hl */ -- break; -- case 6: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 240; /* mul.da.lh */ -- break; -- case 7: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 241; /* mul.da.hh */ -- break; -- case 8: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 262; /* mula.da.ll */ -- break; -- case 9: -- if (Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) 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(Field_s_Slot_inst_get (insn) == 0 && -- Field_w_Slot_inst_get (insn) == 0 && -- Field_r3_Slot_inst_get (insn) == 0) -- return 269; /* muls.da.hh */ -- break; -- } -- break; -- case 7: -- switch (Field_op1_Slot_inst_get (insn)) -- { -- case 0: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 230; /* umul.aa.ll */ -- break; -- case 1: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 231; /* umul.aa.hl */ -- break; -- case 2: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 232; /* umul.aa.lh */ -- break; -- case 3: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 233; /* umul.aa.hh */ -- break; -- case 4: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 226; /* mul.aa.ll */ -- break; -- case 5: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 227; /* mul.aa.hl */ -- break; -- case 6: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 228; /* mul.aa.lh */ -- break; -- case 7: -- if (Field_r_Slot_inst_get (insn) == 0) -- return 229; /* mul.aa.hh */ -- break; -- case 8: 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(Field_t_Slot_xt_flix64_slot0_get (insn) == 0) -- return 104; /* ssa8l */ -- break; -- case 3: -- if (Field_t_Slot_xt_flix64_slot0_get (insn) == 0) -- return 105; /* ssa8b */ -- break; -- case 4: -- if (Field_thi3_Slot_xt_flix64_slot0_get (insn) == 0) -- return 106; /* ssai */ -- break; -- case 14: -- return 448; /* nsa */ -- case 15: -- return 449; /* nsau */ -- } -- break; -- case 6: -- switch (Field_s_Slot_xt_flix64_slot0_get (insn)) -- { -- case 0: -- return 95; /* neg */ -- case 1: -- return 96; /* abs */ -- } -- break; -- case 8: -- return 41; /* add */ -- case 9: -- return 43; /* addx2 */ -- case 10: -- return 44; /* addx4 */ -- case 11: -- return 45; /* addx8 */ -- case 12: -- return 42; /* sub */ -- case 13: -- return 46; /* subx2 */ -- case 14: -- return 47; /* subx4 */ -- case 15: -- return 48; /* subx8 */ -- } -- break; -- case 1: -- if (Field_combined3e2c5767_fld11_Slot_xt_flix64_slot0_get (insn) == 1) -- return 112; /* srai */ -- if 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(insn) == 0) -- return 51; /* xor */ -- break; -- } -- switch (Field_combined3e2c5767_fld21xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn)) -- { -- case 8: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 111; /* slli */ -- break; -- case 16: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 112; /* srai */ -- break; -- case 19: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld57xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 107; /* sll */ -- break; -- } -- switch (Field_combined3e2c5767_fld22xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn)) -- { -- case 18: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 41; /* add */ -- break; -- case 19: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 45; /* addx8 */ -- break; -- case 20: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 43; /* addx2 */ -- break; -- case 21: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 49; /* and */ -- break; -- case 22: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 91; /* moveqz */ -- break; -- case 23: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 94; /* movgez */ -- break; -- case 24: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 44; /* addx4 */ -- break; -- case 25: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 93; /* movltz */ -- break; -- case 26: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 92; /* movnez */ -- break; -- case 27: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 296; /* mul16u */ -- break; -- case 28: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 297; /* mul16s */ -- break; -- case 29: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 461; /* mull */ -- break; -- case 30: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 50; /* or */ -- break; -- case 31: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 450; /* sext */ -- break; -- case 34: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 108; /* src */ -- break; -- case 36: -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2) -- return 113; /* srli */ -- break; -- } -- if (Field_combined3e2c5767_fld23xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 280 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld51xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 32; /* mov.n */ -- if (Field_combined3e2c5767_fld25xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 281 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld52xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 81; /* jx */ -- if (Field_combined3e2c5767_fld26xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 141 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld60xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 103; /* ssl */ -- if (Field_combined3e2c5767_fld28xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 71 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld54xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 97; /* nop */ -- if (Field_combined3e2c5767_fld30xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 148 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld53xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 95; /* neg */ -- if (Field_combined3e2c5767_fld32xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 149 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld53xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 110; /* sra */ -- if (Field_combined3e2c5767_fld33xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 75 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld58xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 109; /* srl */ -- if (Field_combined3e2c5767_fld35xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 5 && -- Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 2 && -- Field_combined3e2c5767_fld62xt_flix64_slot1_Slot_xt_flix64_slot1_get (insn) == 0) -- return 42; /* sub */ -- if (Field_op0_s4_Slot_xt_flix64_slot1_get (insn) == 3) -- return 80; /* j */ -- return 0; --} -+xtensa_opcode_encode_fn Opcode_wsr_dbreakc1_encode_fns[] = { -+ Opcode_wsr_dbreakc1_Slot_inst_encode, 0, 0 -+}; -+ -+xtensa_opcode_encode_fn Opcode_xsr_dbreakc1_encode_fns[] = { -+ Opcode_xsr_dbreakc1_Slot_inst_encode, 0, 0 -+}; - --static int --Slot_xt_flix64_slot3_decode (const xtensa_insnbuf insn) --{ -- switch (Field_op0_s6_Slot_xt_flix64_slot3_get (insn)) -- { -- case 1: -- if (Field_combined3e2c5767_fld71_Slot_xt_flix64_slot3_get (insn) == 0) -- return 516; /* bbci.w18 */ -- break; -- case 2: -- if (Field_combined3e2c5767_fld71_Slot_xt_flix64_slot3_get (insn) == 0) -- return 517; /* bbsi.w18 */ -- break; -- case 3: -- if (Field_combined3e2c5767_fld89xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 526; /* ball.w18 */ -- break; -- case 4: -- if (Field_combined3e2c5767_fld87xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 524; /* bany.w18 */ -- break; -- case 5: -- if (Field_combined3e2c5767_fld91xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 528; /* bbc.w18 */ -- break; -- case 6: -- if (Field_combined3e2c5767_fld92xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 529; /* bbs.w18 */ -- break; -- case 7: -- if (Field_combined3e2c5767_fld81xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 518; /* beq.w18 */ -- break; -- case 8: -- if (Field_combined3e2c5767_fld75xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 510; /* beqi.w18 */ -- break; -- case 9: -- if (Field_combined3e2c5767_fld83xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 520; /* bge.w18 */ -- break; -- case 10: -- if (Field_combined3e2c5767_fld77xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 512; /* bgei.w18 */ -- break; -- case 11: -- if (Field_combined3e2c5767_fld85xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 522; /* bgeu.w18 */ -- break; -- case 12: -- if (Field_combined3e2c5767_fld79xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 514; /* bgeui.w18 */ -- break; -- case 13: -- if (Field_combined3e2c5767_fld84xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 521; /* blt.w18 */ -- break; -- case 14: -- if (Field_combined3e2c5767_fld78xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 513; /* blti.w18 */ -- break; -- case 15: -- if (Field_combined3e2c5767_fld86xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 523; /* bltu.w18 */ -- break; -- case 16: -- if (Field_combined3e2c5767_fld80xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 515; /* bltui.w18 */ -- break; -- case 17: -- if (Field_combined3e2c5767_fld90xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 527; /* bnall.w18 */ -- break; -- case 18: -- if (Field_combined3e2c5767_fld82xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 519; /* bne.w18 */ -- break; -- case 19: -- if (Field_combined3e2c5767_fld76xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 511; /* bnei.w18 */ -- break; -- case 20: -- if (Field_combined3e2c5767_fld88xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 525; /* bnone.w18 */ -- break; -- case 21: -- if (Field_combined3e2c5767_fld70xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 506; /* beqz.w18 */ -- break; -- case 22: -- if (Field_combined3e2c5767_fld73xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 508; /* bgez.w18 */ -- break; -- case 23: -- if (Field_combined3e2c5767_fld74xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 509; /* bltz.w18 */ -- break; -- case 24: -- if (Field_combined3e2c5767_fld72xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 507; /* bnez.w18 */ -- break; -- case 25: -- if (Field_combined3e2c5767_fld93xt_flix64_slot3_Slot_xt_flix64_slot3_get (insn) == 0) -- return 97; /* nop */ -- break; -- } -- return 0; --} -+xtensa_opcode_encode_fn Opcode_rsr_ibreaka0_encode_fns[] = { -+ Opcode_rsr_ibreaka0_Slot_inst_encode, 0, 0 -+}; - -- --/* Instruction slots. */ -+xtensa_opcode_encode_fn Opcode_wsr_ibreaka0_encode_fns[] = { -+ Opcode_wsr_ibreaka0_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_x24_Format_inst_0_get (const xtensa_insnbuf insn, -- xtensa_insnbuf slotbuf) --{ -- slotbuf[1] = 0; -- slotbuf[0] = (insn[0] & 0xffffff); --} -+xtensa_opcode_encode_fn Opcode_xsr_ibreaka0_encode_fns[] = { -+ Opcode_xsr_ibreaka0_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_x24_Format_inst_0_set (xtensa_insnbuf insn, -- const xtensa_insnbuf slotbuf) --{ -- insn[0] = (insn[0] & ~0xffffff) | (slotbuf[0] & 0xffffff); --} -+xtensa_opcode_encode_fn Opcode_rsr_ibreaka1_encode_fns[] = { -+ Opcode_rsr_ibreaka1_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_x16a_Format_inst16a_0_get (const xtensa_insnbuf insn, -- xtensa_insnbuf slotbuf) --{ -- slotbuf[1] = 0; -- slotbuf[0] = (insn[0] & 0xffff); --} -+xtensa_opcode_encode_fn Opcode_wsr_ibreaka1_encode_fns[] = { -+ Opcode_wsr_ibreaka1_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_x16a_Format_inst16a_0_set (xtensa_insnbuf insn, -- const xtensa_insnbuf slotbuf) --{ -- insn[0] = (insn[0] & ~0xffff) | (slotbuf[0] & 0xffff); --} -+xtensa_opcode_encode_fn Opcode_xsr_ibreaka1_encode_fns[] = { -+ Opcode_xsr_ibreaka1_Slot_inst_encode, 0, 0 -+}; - --static void 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-- insn[0] = (insn[0] & ~0xffffff0) | ((slotbuf[0] & 0xffffff) << 4); --} -+xtensa_opcode_encode_fn Opcode_rsr_debugcause_encode_fns[] = { -+ Opcode_rsr_debugcause_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_xt_format2_Format_xt_flix64_slot0_4_get (const xtensa_insnbuf insn, -- xtensa_insnbuf slotbuf) --{ -- slotbuf[1] = 0; -- slotbuf[0] = ((insn[0] & 0xffffff0) >> 4); --} -+xtensa_opcode_encode_fn Opcode_wsr_debugcause_encode_fns[] = { -+ Opcode_wsr_debugcause_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_xt_format2_Format_xt_flix64_slot0_4_set (xtensa_insnbuf insn, -- const xtensa_insnbuf slotbuf) --{ -- insn[0] = (insn[0] & ~0xffffff0) | ((slotbuf[0] & 0xffffff) << 4); --} -+xtensa_opcode_encode_fn Opcode_xsr_debugcause_encode_fns[] = { -+ Opcode_xsr_debugcause_Slot_inst_encode, 0, 0 -+}; - --static void --Slot_xt_format1_Format_xt_flix64_slot1_28_get (const xtensa_insnbuf insn, -- xtensa_insnbuf slotbuf) --{ -- slotbuf[1] = 0; -- slotbuf[0] = ((insn[0] & 0xf0000000) >> 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Opcode_xsr_icountlevel_Slot_inst_encode, 0, 0 -+}; - --static xtensa_get_field_fn --Slot_inst_get_field_fns[] = { -- Field_t_Slot_inst_get, -- Field_bbi4_Slot_inst_get, -- Field_bbi_Slot_inst_get, -- Field_imm12_Slot_inst_get, -- Field_imm8_Slot_inst_get, -- Field_s_Slot_inst_get, -- Field_imm12b_Slot_inst_get, -- Field_imm16_Slot_inst_get, -- Field_m_Slot_inst_get, -- Field_n_Slot_inst_get, -- Field_offset_Slot_inst_get, -- Field_op0_Slot_inst_get, -- Field_op1_Slot_inst_get, -- Field_op2_Slot_inst_get, -- Field_r_Slot_inst_get, -- Field_sa4_Slot_inst_get, -- Field_sae4_Slot_inst_get, -- Field_sae_Slot_inst_get, -- Field_sal_Slot_inst_get, -- Field_sargt_Slot_inst_get, -- Field_sas4_Slot_inst_get, -- Field_sas_Slot_inst_get, -- Field_sr_Slot_inst_get, -- Field_st_Slot_inst_get, -- Field_thi3_Slot_inst_get, -- Field_imm4_Slot_inst_get, -- Field_mn_Slot_inst_get, -- 0, -- 0, -- 0, -- 0, -- 0, -- 0, -- 0, -- 0, -- Field_r3_Slot_inst_get, -- Field_rbit2_Slot_inst_get, -- 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Implicit_Field_bs16_get, -- Implicit_Field_br16_get, -- Implicit_Field_brall_get --}; -+static int -+Slot_inst_decode (const xtensa_insnbuf insn) -+{ -+ switch (Field_op0_Slot_inst_get (insn)) -+ { -+ case 0: -+ switch (Field_op1_Slot_inst_get (insn)) -+ { -+ case 0: -+ switch (Field_op2_Slot_inst_get (insn)) -+ { -+ case 0: -+ switch (Field_r_Slot_inst_get (insn)) -+ { -+ case 0: -+ switch (Field_m_Slot_inst_get (insn)) -+ { -+ case 0: -+ if (Field_s_Slot_inst_get (insn) == 0 && -+ Field_n_Slot_inst_get (insn) == 0) -+ return 79; /* ill */ -+ break; -+ case 2: -+ switch (Field_n_Slot_inst_get (insn)) -+ { -+ case 0: -+ return 98; /* ret */ -+ case 1: -+ return 14; /* retw */ -+ case 2: -+ return 81; /* jx */ -+ } -+ break; -+ case 3: -+ switch (Field_n_Slot_inst_get (insn)) -+ { -+ case 0: -+ return 77; /* callx0 */ -+ case 1: -+ return 10; /* callx4 */ -+ case 2: -+ return 9; /* callx8 */ -+ case 3: -+ return 8; /* callx12 */ -+ } -+ break; -+ } -+ break; -+ case 1: -+ return 12; /* movsp */ -+ case 2: -+ if (Field_s_Slot_inst_get (insn) == 0) -+ { -+ switch (Field_t_Slot_inst_get (insn)) -+ { -+ case 0: -+ return 116; /* isync */ -+ case 1: -+ return 117; /* rsync */ -+ case 2: -+ return 118; /* esync */ -+ case 3: -+ return 119; /* dsync */ -+ case 8: -+ return 0; /* excw */ -+ case 12: -+ return 114; /* memw */ -+ case 13: -+ return 115; /* extw */ -+ case 15: -+ return 97; /* nop */ -+ } -+ } -+ break; -+ case 3: -+ switch (Field_t_Slot_inst_get (insn)) -+ { -+ case 0: -+ switch (Field_s_Slot_inst_get (insn)) -+ { -+ case 0: -+ return 1; /* rfe */ -+ case 2: -+ return 2; /* rfde */ -+ case 4: -+ return 16; /* rfwo */ -+ case 5: -+ return 17; /* rfwu */ -+ } -+ break; -+ case 1: -+ return 202; /* rfi */ -+ } -+ break; -+ case 4: -+ return 210; /* break */ -+ case 5: -+ switch (Field_s_Slot_inst_get (insn)) -+ { -+ case 0: -+ if (Field_t_Slot_inst_get (insn) == 0) -+ return 3; /* syscall */ -+ break; -+ case 1: -+ if (Field_t_Slot_inst_get (insn) == 0) -+ return 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(Field_r_Slot_inst_get (insn)) -+ { -+ case 3: -+ return 261; /* ritlb0 */ -+ case 4: -+ if (Field_t_Slot_inst_get (insn) == 0) -+ return 259; /* iitlb */ -+ break; -+ case 5: -+ return 260; /* pitlb */ -+ case 6: -+ return 263; /* witlb */ -+ case 7: -+ return 262; /* ritlb1 */ -+ case 11: -+ return 256; /* rdtlb0 */ -+ case 12: -+ if (Field_t_Slot_inst_get (insn) == 0) -+ return 254; /* idtlb */ -+ break; -+ case 13: -+ return 255; /* pdtlb */ -+ case 14: -+ return 258; /* wdtlb */ -+ case 15: -+ return 257; /* rdtlb1 */ -+ } -+ break; -+ case 6: -+ switch (Field_s_Slot_inst_get (insn)) -+ { -+ case 0: -+ return 95; /* neg */ -+ case 1: -+ return 96; /* abs */ -+ } -+ break; -+ case 8: -+ return 41; /* add */ -+ case 9: -+ return 43; /* addx2 */ -+ case 10: -+ return 44; /* addx4 */ -+ case 11: -+ return 45; /* addx8 */ -+ case 12: -+ return 42; /* sub */ -+ case 13: -+ return 46; /* subx2 */ -+ case 14: -+ return 47; /* subx4 */ -+ case 15: -+ return 48; /* subx8 */ -+ } -+ break; -+ case 1: -+ switch (Field_op2_Slot_inst_get (insn)) -+ { -+ case 0: -+ case 1: -+ return 111; /* slli */ -+ case 2: -+ case 3: -+ return 112; /* srai */ -+ case 4: -+ return 113; /* srli */ -+ case 6: -+ switch (Field_sr_Slot_inst_get (insn)) -+ { -+ case 0: -+ return 129; /* xsr.lbeg */ -+ case 1: -+ return 123; /* xsr.lend */ -+ case 2: -+ return 126; /* xsr.lcount */ -+ case 3: -+ return 132; /* xsr.sar */ -+ case 5: -+ return 135; /* xsr.litbase */ -+ case 12: -+ return 276; /* xsr.scompare1 */ -+ case 72: -+ return 22; /* xsr.windowbase */ -+ case 73: -+ return 25; /* xsr.windowstart */ -+ case 96: -+ return 232; /* xsr.ibreakenable */ -+ case 104: -+ return 244; /* xsr.ddr */ -+ case 128: -+ return 226; /* xsr.ibreaka0 */ -+ case 129: -+ return 229; /* xsr.ibreaka1 */ -+ case 144: -+ return 214; /* xsr.dbreaka0 */ -+ case 145: -+ return 220; /* xsr.dbreaka1 */ -+ case 160: -+ return 217; /* xsr.dbreakc0 */ -+ case 161: -+ return 223; /* xsr.dbreakc1 */ -+ case 177: -+ return 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xsr.icountlevel */ -+ case 238: -+ return 185; /* xsr.excvaddr */ -+ case 240: -+ return 253; /* xsr.ccompare0 */ -+ case 244: -+ return 194; /* xsr.misc0 */ -+ case 245: -+ return 197; /* xsr.misc1 */ -+ } -+ break; -+ case 8: -+ return 108; /* src */ -+ case 9: -+ if (Field_s_Slot_inst_get (insn) == 0) -+ return 109; /* srl */ -+ break; -+ case 10: -+ if (Field_t_Slot_inst_get (insn) == 0) -+ return 107; /* sll */ -+ break; -+ case 11: -+ if (Field_s_Slot_inst_get (insn) == 0) -+ return 110; /* sra */ -+ break; -+ case 12: -+ return 280; /* mul16u */ -+ case 13: -+ return 281; /* mul16s */ -+ case 15: -+ switch (Field_r_Slot_inst_get (insn)) -+ { -+ case 14: -+ if (Field_t_Slot_inst_get (insn) == 0) -+ return 245; /* rfdo */ -+ if (Field_t_Slot_inst_get (insn) == 1) -+ return 246; /* rfdd */ -+ break; -+ } -+ break; -+ } -+ break; -+ case 2: -+ switch (Field_op2_Slot_inst_get (insn)) -+ { -+ case 8: -+ return 277; /* mull */ -+ case 10: -+ return 278; /* muluh */ -+ case 11: -+ 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0: -+ return 67; /* bnone */ -+ case 1: -+ return 60; /* beq */ -+ case 2: -+ return 63; /* blt */ -+ case 3: -+ return 65; /* bltu */ -+ case 4: -+ return 68; /* ball */ -+ case 5: -+ return 70; /* bbc */ -+ case 6: -+ case 7: -+ return 56; /* bbci */ -+ case 8: -+ return 66; /* bany */ -+ case 9: -+ return 61; /* bne */ -+ case 10: -+ return 62; /* bge */ -+ case 11: -+ return 64; /* bgeu */ -+ case 12: -+ return 69; /* bnall */ -+ case 13: -+ return 71; /* bbs */ -+ case 14: -+ case 15: -+ return 57; /* bbsi */ -+ } -+ break; -+ } -+ return 0; -+} - --static xtensa_set_field_fn --Slot_xt_flix64_slot1_set_field_fns[] = { -- Field_t_Slot_xt_flix64_slot1_set, -- 0, -- 0, -- 0, -- Field_imm8_Slot_xt_flix64_slot1_set, -- Field_s_Slot_xt_flix64_slot1_set, -- Field_imm12b_Slot_xt_flix64_slot1_set, -- 0, -- 0, -- 0, -- Field_offset_Slot_xt_flix64_slot1_set, -- 0, -- 0, -- Field_op2_Slot_xt_flix64_slot1_set, -- Field_r_Slot_xt_flix64_slot1_set, -- 0, -- 0, -- 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(insn)) -+ { -+ case 0: -+ return 35; /* ret.n */ -+ case 1: -+ return 15; /* retw.n */ -+ case 2: -+ return 211; /* break.n */ -+ case 3: -+ if (Field_s_Slot_inst16b_get (insn) == 0) -+ return 34; /* nop.n */ -+ break; -+ case 6: -+ if (Field_s_Slot_inst16b_get (insn) == 0) -+ return 30; /* ill.n */ -+ break; -+ } -+ break; -+ } -+ break; -+ } -+ return 0; -+} -+ -+static int -+Slot_inst16a_decode (const xtensa_insnbuf insn) -+{ -+ switch (Field_op0_Slot_inst16a_get (insn)) -+ { -+ case 8: -+ return 31; /* l32i.n */ -+ case 9: -+ return 36; /* s32i.n */ -+ case 10: -+ return 26; /* add.n */ -+ case 11: -+ return 27; /* addi.n */ -+ } -+ return 0; -+} - --static xtensa_get_field_fn --Slot_xt_flix64_slot2_get_field_fns[] = { -- Field_t_Slot_xt_flix64_slot2_get, -- 0, -- 0, -- 0, -- 0, -- Field_s_Slot_xt_flix64_slot2_get, -- 0, -- 0, -- 0, -- 0, -- 0, -- 0, -- 0, -- 0, -- Field_r_Slot_xt_flix64_slot2_get, -- 0, -- 0, -- 0, -- 0, -- Field_sargt_Slot_xt_flix64_slot2_get, -- 0, -- 0, -- 0, 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regfiles, - NUM_STATES, states, 0, - NUM_SYSREGS, sysregs, 0, - { MAX_SPECIAL_REG, MAX_USER_REG }, { 0, 0 }, -diff --git a/include/xtensa-config.h b/include/xtensa-config.h -index 30f4f41..fe9b051 100644 ---- a/include/xtensa-config.h -+++ b/include/xtensa-config.h -@@ -44,10 +44,7 @@ - #define XCHAL_HAVE_L32R 1 - - #undef XSHAL_USE_ABSOLUTE_LITERALS --#define XSHAL_USE_ABSOLUTE_LITERALS 0 -- --#undef XSHAL_HAVE_TEXT_SECTION_LITERALS --#define XSHAL_HAVE_TEXT_SECTION_LITERALS 1 /* Set if there is some memory that allows both code and literals. */ -+#define XSHAL_USE_ABSOLUTE_LITERALS 1 - - #undef XCHAL_HAVE_MAC16 - #define XCHAL_HAVE_MAC16 0 -@@ -59,10 +56,10 @@ - #define XCHAL_HAVE_MUL32 1 - - #undef XCHAL_HAVE_MUL32_HIGH --#define XCHAL_HAVE_MUL32_HIGH 0 -+#define XCHAL_HAVE_MUL32_HIGH 1 - - #undef XCHAL_HAVE_DIV32 --#define XCHAL_HAVE_DIV32 1 -+#define XCHAL_HAVE_DIV32 0 - - #undef XCHAL_HAVE_NSA - #define XCHAL_HAVE_NSA 1 -@@ -103,8 +100,6 @@ - #undef XCHAL_HAVE_FP_RSQRT - #define XCHAL_HAVE_FP_RSQRT 0 - --#undef XCHAL_HAVE_DFP_accel --#define XCHAL_HAVE_DFP_accel 0 - #undef XCHAL_HAVE_WINDOWED - #define XCHAL_HAVE_WINDOWED 1 - -@@ -119,32 +114,32 @@ - - - #undef XCHAL_ICACHE_SIZE --#define XCHAL_ICACHE_SIZE 16384 -+#define XCHAL_ICACHE_SIZE 0 - - #undef XCHAL_DCACHE_SIZE --#define XCHAL_DCACHE_SIZE 16384 -+#define XCHAL_DCACHE_SIZE 0 - - #undef XCHAL_ICACHE_LINESIZE --#define XCHAL_ICACHE_LINESIZE 32 -+#define XCHAL_ICACHE_LINESIZE 16 - - #undef XCHAL_DCACHE_LINESIZE --#define XCHAL_DCACHE_LINESIZE 32 -+#define XCHAL_DCACHE_LINESIZE 16 - - #undef XCHAL_ICACHE_LINEWIDTH --#define XCHAL_ICACHE_LINEWIDTH 5 -+#define XCHAL_ICACHE_LINEWIDTH 4 - - #undef XCHAL_DCACHE_LINEWIDTH --#define XCHAL_DCACHE_LINEWIDTH 5 -+#define XCHAL_DCACHE_LINEWIDTH 4 - - #undef XCHAL_DCACHE_IS_WRITEBACK --#define XCHAL_DCACHE_IS_WRITEBACK 1 -+#define XCHAL_DCACHE_IS_WRITEBACK 0 - - - #undef XCHAL_HAVE_MMU - #define XCHAL_HAVE_MMU 1 - - #undef XCHAL_MMU_MIN_PTE_PAGE_SIZE --#define XCHAL_MMU_MIN_PTE_PAGE_SIZE 12 -+#define XCHAL_MMU_MIN_PTE_PAGE_SIZE 29 - - - #undef XCHAL_HAVE_DEBUG -@@ -157,8 +152,11 @@ - #define XCHAL_NUM_DBREAK 2 - - #undef XCHAL_DEBUGLEVEL --#define XCHAL_DEBUGLEVEL 6 -+#define XCHAL_DEBUGLEVEL 4 -+ - -+#undef XCHAL_EXCM_LEVEL -+#define XCHAL_EXCM_LEVEL 3 - - #undef XCHAL_MAX_INSTRUCTION_SIZE - #define XCHAL_MAX_INSTRUCTION_SIZE 3 --- -1.8.1 - |